Caminhos de dados de endereços de 64 bits que incorporam um espaço para endereço virtual de 48 bits e um espaço para endereço físico de 40 bits
Protecção de ECC (Error Correcting Code, código de correção de erros) para os dados do cache L1 e dados e tags do cache L2, e DRAM
Tecnologia de processo SOI (Silicon on Insulator) de 90nm para obtenção de níveis mais baixos de produção de calor e melhor escalabilidade de frequência
Suporte para todas as instruções necessárias para total compatibilidade com a tecnologia SSE2
2 (dois) estágios de pipeline adicionais (em comparação com a arquitectura de sétima geração da AMD) para aumento da performance e escalabilidade da frequência
IPC (Instruções por Relógio) mais alto, atingido por meio de importantes recursos adicionais, como TLBs (Translation Look-aside Buffers) maiores, filtros de descarga e algoritmos de previsão de desvio
Protecção de ECC (Error Correcting Code, código de correção de erros) para os dados do cache L1 e dados e tags do cache L2, e DRAM
Tecnologia de processo SOI (Silicon on Insulator) de 90nm para obtenção de níveis mais baixos de produção de calor e melhor escalabilidade de frequência
Suporte para todas as instruções necessárias para total compatibilidade com a tecnologia SSE2
2 (dois) estágios de pipeline adicionais (em comparação com a arquitectura de sétima geração da AMD) para aumento da performance e escalabilidade da frequência
IPC (Instruções por Relógio) mais alto, atingido por meio de importantes recursos adicionais, como TLBs (Translation Look-aside Buffers) maiores, filtros de descarga e algoritmos de previsão de desvio
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